Parece que a sorte sorriu para a Intel, principalmente porque suas decisões estratégicas de longo prazo estão chegando a gerar retorno financeiro, como mostram o crescimento da capacidade de EMIB‑T e a vantagem considerável sobre Samsung e TSMC na tecnologia de EUV de alta NA.
UBS’s SEMICON Taiwan note put one packaging number in the center of the page.$INTC
Industry feedback on Intel’s EMIB-T is positive on yield and execution.UBS is constructive that EMIB-T can support more than 2 million substrates for MediaTek’s TPU v9 demand in 2028.
That is…
— Semiconductor Insider (@SemiconductorsX) September 8, 2026
A UBS indica que o mercado está mais confiante em relação ao EMIB‑T da Intel, sobretudo por causa da estratégia de execução e dos rendimentos da solução de empacotamento avançado.
A firma estima que o EMIB‑T pode atender a mais de 2 milhões de substratos em 2028, atendendo às necessidades da MediaTek.
A MediaTek, parceira estratégica da Google no design e desenvolvimento da próxima geração de chips de IA TPU v9, incluindo o modelo de 2 nm "Humufish" e sua variante aprimorada "Triggerfish".
Para quem ainda não conhece, o EMIB da Intel liga vários chiplets dentro de um mesmo pacote de processador usando pequenas "pontes" de silício incorporadas ao substrato orgânico, com micro‑bumps de alta densidade apenas nas bordas onde os chiplets se conectam à ponte.
O EMIB‑T avança esse conceito ao incluir vias atravessando o silício (TSVs) perfuradas nas pontes de silício.
Esses canais verticais levam energia e sinais de alta velocidade do fundo do pacote, atravessam a ponte e chegam direto aos processadores ou à memória acima, viabilizando o empilhamento 3D.
Para recapitular, o substrato do EMIB‑T da Intel inclui:
- O painel orgânico base, com cavidades perfuradas com precisão para as pontes de silício, fabricado pela Ibiden (principal fornecedor), Shinko, Unimicron e AT&S.
- Camada de isolamento (Dielectric Build‑up Layer) laminada sobre as pontes embutidas, usando o filme de construção Ajinomoto (ABF), padrão da indústria.
- As próprias pontes de silício, que contêm as TSVs para conduzir energia verticalmente.
O EMIB‑T da Intel custa cerca de 50% a menos que o CoWoS da TSMC. A TSMC aposta no próximo nível de empacotamento CoPoS para manter a vantagem.
#Samsung plans to move to $ASML advanced High NA EUV machine in 2028 and $TSM in 2030.
Meanwhile @Intel_Foundry today announced they have outputted 1 mln wafers across research, test and volume production on High NA.@Intel has at least a 2-4 year advantage here.$INTC pic.twitter.com/gXbLLM2yn5
— Mojo (@Mojo_flyin) September 8, 2026
Enquanto Samsung e TSMC finalizam seus planos para adotar a litografia EUV de alta NA nos processos, a Intel acabou de produzir seu wafer de teste número 1 milhão usando a tecnologia, mostrando que está pelo menos 2 a 4 anos à frente da maioria das empresas.
Também é relevante que a EUV de alta NA reduz a área de exposição pela metade, diminuindo o tamanho máximo do die por disparo, o que permite gravar recursos muito menores em uma única exposição. Isso elimina a necessidade de múltiplas etapas de patterning para estruturas abaixo de 3nm.
