A Intel considera que já está próxima da TSMC em tecnologia de fabricação de chips, mas admite que alcançar o mesmo volume de produção será um processo lento.
Para Pushkar Ranade, diretor de tecnologia da empresa, cumprir prazos e produzir grandes quantidades com poucas falhas pesa mais do que reduzir diferenças de poucos pontos percentuais em desempenho.
O assunto foi discutido no podcast Dwarkesh, que também recebeu Chris Auth, vice-presidente e gerente-geral de desenvolvimento de fabricação e relacionamento com clientes da Intel.
Segundo ele, o uso de alimentação elétrica pela parte de trás dos chips facilita a adoção das máquinas de litografia High NA EUV.
Intel explica por que aposta na High NA EUV
As máquinas High NA EUV aumentam a resolução da luz usada para gravar os circuitos no wafer, o disco de silício onde os chips são fabricados.
Isso possibilita trabalhar com espaçamentos entre estruturas de 16 a 8 nanômetros e pode reduzir custos ao fazer a gravação em uma única etapa. Esse espaçamento é chamado de pitch.
Fabricantes como a TSMC costumam dividir a gravação em etapas. Assim, cada etapa pode trabalhar com estruturas mais espaçadas do que seria necessário para imprimir todo o desenho de uma vez.
Auth disse que a Intel pode usar High NA EUV porque seus projetos não exigem espaçamentos tão apertados quanto os da TSMC.
Com mais espaço entre as estruturas, há uma margem maior para pequenas variações na gravação. Segundo ele:
"Usamos alimentação elétrica pela parte de trás, o que reduz algumas das exigências de espaçamento na parte da frente. Isso possibilita fazer a gravação diretamente com High NA. A TSMC precisa trabalhar com espaçamentos muito menores porque não tem alimentação pela parte de trás. Ela não consegue fazer isso com High NA, então precisa usar EUV com dupla padronização."
A dupla padronização divide a formação dos padrões dos circuitos em duas etapas. Auth também disse que o processo Intel 14A já aparece como uma opção no kit de projeto de chips, o PDK, e que sua adoção é discutida individualmente com cada cliente.
Nessa abordagem, a Intel transfere os circuitos de alimentação elétrica para a parte de trás do wafer. Isso libera espaço na frente, onde ficam os transistores responsáveis pelo processamento e as conexões que transportam dados entre eles.
As declarações de Auth indicam que a empresa agora concentra o uso dessa tecnologia no processo 14A. Relatos anteriores também haviam tratado de sua aplicação no processo 18A.
Escala de produção ainda separa Intel e TSMC
Ranade também falou sobre a disputa no mercado de fabricação de chips sob encomenda. Ele reconheceu que a TSMC fabrica um volume de wafers muito maior que o da Intel e disse que alcançar essa escala será um processo lento e gradual.
Em tecnologia, porém, o executivo considera que a Intel já chegou ao mesmo nível. Ele admitiu que a empresa pode estar alguns pontos percentuais atrás em desempenho, consumo de energia ou quantidade de componentes por área.
Ainda assim, avaliou que comparar quem está à frente ou atrás faz mais sentido quando a diferença é de uma geração inteira.
Para Ranade, o principal está na capacidade de cumprir o planejamento e aumentar a produção com uma alta proporção de chips sem defeitos:
"Você pode ficar alguns pontos percentuais atrás, mas precisa cumprir os prazos. Sua execução precisa garantir uma proporção muito alta de chips sem defeitos para permitir aumentos de produção grandes e rápidos. Isso é mais importante do que recuperar alguns pontos percentuais em desempenho ou área."
A Intel tem demonstrado otimismo com o processo 14A. Ao mesmo tempo, relatos da cadeia de fornecedores indicam que a TSMC está acelerando seu cronograma de produção, o que reforça a avaliação de Ranade sobre a importância dos prazos.
Empilhar transistores cria desafios nas conexões
Outro avanço recente na fabricação de semicondutores é o empilhamento de transistores dos tipos n e p. Os dois são a base dos chips atuais, e a IBM anunciou essa abordagem como parte dos planos para seu processo de 0,7 nanômetro.
Jack Kavalieros, vice-presidente de pesquisa de componentes e Fellow da Intel, explicou que empilhar os transistores também exige mudanças nas conexões entre eles:
As conexões que antes ficavam na parte de cima, ou até na parte de baixo, agora precisam passar verticalmente entre os transistores.
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Esse é um novo desafio. Criar canais e preenchê-los fica cada vez mais difícil por causa da relação entre profundidade e largura.
Portanto, não basta empilhar os transistores, ainda é preciso pensar em como conectá-los. Segundo Kavalieros, as dificuldades no preenchimento desses canais podem deixar espaços com ar e buracos na estrutura.
I spent two days touring Intel’s most advanced fab and talking to its technical leadership to understand what the chips of the future will look like.
A lot of what's coming next – gate-all-around transistors, backside power, CFET, hybrid bonding – is hard to follow without… pic.twitter.com/JxCgmEyakT
— Dwarkesh Patel (@dwarkesh_sp) October 22, 2026
