Mesmo com os controles de exportação dos Estados Unidos mantendo a China presa a máquinas DUV mais antigas, pesquisadores do país seguem buscando formas de extrair mais dessa tecnologia.
A Academia Chinesa de Ciências, conhecida pela sigla CAS, apresentou uma arquitetura de transistores GAA que, em teoria, abre caminho para desempenho próximo ao de 3nm usando litografia DUV.
China cria transistores GAA com relação acima de 500 mil
Os transistores são pequenos interruptores elétricos. Eles ligam e desligam a corrente em alta velocidade e formam os 1 e 0 usados no processamento digital. Um chip comum reúne bilhões desses componentes.
Nos transistores FinFET, o canal costuma ter formato parecido com uma aleta vertical. Já no GAA, a estrutura envolve o canal por todos os lados e dá controle maior sobre a passagem da corrente.
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Na prática, é como apertar uma mangueira com a mão inteira, em vez de pressioná-la apenas com dois dedos. A CAS desenvolveu transistores GAA com relação liga e desliga acima de 500 mil.
Isso quer dizer que a corrente no estado ligado é mais de 500 mil vezes maior que no estado desligado. Esse nível de controle elétrico reduz bastante a corrente de fuga, um ponto importante para manter consumo e funcionamento sob controle.
Segundo a CAS, esses transistores foram produzidos com máquinas DUV. Em condições normais, a luz usada na litografia DUV não tem resolução suficiente para imprimir circuitos no nível de 3nm.
Técnicas como multipadronização, com várias etapas de gravação, e DUV por imersão, que usa água ultrapura para melhorar a resolução do laser, já tornam possível chegar a circuitos no nível de 7nm.
A CAS diz que a nova arquitetura abre um caminho para desempenho equivalente ao de 3nm, mesmo com o uso desse tipo de equipamento.
But once FEOL fin pitch can be relax by GAA, then even SMIC poly pitch is constrained by MEOL, the cell height can be shrink by reducing the M0 track number from 5 (N+3) to 4.
So G57H198 or G54H198 (density 137.8, N5 class) could be achieved:https://t.co/GyptbG09it https://t.co/wlDQEzOBr9
— aog T (@Taog_1575) September 17, 2026
Litografia DUV ainda esbarra em limites no MEOL
Na fabricação de chips, a etapa FEOL cuida da criação dos transistores. Como os novos GAA da CAS têm controle elétrico melhor, fica possível aumentar o espaçamento entre as aletas sem perder o desempenho de uma arquitetura FinFET mais densa.
O problema aparece nas etapas seguintes. O MEOL cuida das conexões metálicas que ligam cada transistor ao restante do circuito.
Esse processo depende de valas e furos muito precisos, que depois são preenchidos com metal. Já o BEOL reúne as camadas metálicas superiores que fazem as ligações por todo o chip.
A camada M0 fica na parte mais baixa dessa estrutura e é uma das mais difíceis de fabricar, pois trabalha com dimensões muito pequenas e fica perto dos transistores.
Segundo o especialista em semicondutores aog T, a vala e o furo de contato do MEOL e a camada M0 do BEOL seguem entre os principais pontos difíceis para a SMIC.
Essas etapas não ganham diretamente com melhorias no transistor GAA. Até o poly pitch, que é a distância entre portas, também depende da complexidade do MEOL.
SMIC pode chegar a densidade próxima dos 5nm da TSMC
Com mais liberdade no espaçamento das aletas, a SMIC pode reduzir a altura das células lógicas ao passar de uma M0 de cinco trilhas para uma de quatro trilhas.
Isso abre espaço para células G57H198 ou G54H198, com densidade em torno de 137,8 MTr/mm². Esse valor fica próximo da densidade associada ao processo de 5nm da TSMC.
Na prática, os novos transistores GAA podem ajudar a SMIC a compactar mais a lógica e reduzir a altura das células, mesmo com limites nas primeiras camadas de conexão.
Por isso, o ganho prático indicado pelo conjunto do processo fica mais perto de um nível equivalente a 5nm do que de um processo completo de 3nm.
Huawei combina avanço em chips com LogicFolding
Huawei e SMIC também seguem outras linhas de desenvolvimento em paralelo. A Huawei apresentou um teaser dos próximos chips Ascend 960 e usa uma técnica chamada LogicFolding para antecipar o cronograma de lançamento do terceiro trimestre de 2027 para o primeiro trimestre de 2027.
O LogicFolding empilha circuitos lógicos na vertical. Assim, a densidade de computação pode crescer mesmo quando cada camada isolada não reúne transistores com a mesma densidade.
A técnica também encurta os caminhos percorridos pelos sinais e usa interconexões verticais de passo fino, chegando à escala de mícrons. Com isso, diferentes camadas ativas de silício podem funcionar como uma única unidade integrada.
Os transistores GAA da CAS podem ampliar o que a China consegue fazer com litografia DUV, mas o desempenho final ainda depende das etapas de conexão entre os transistores e das camadas metálicas do chip.
