A Samsung e a SK hynix estão seguindo caminhos diferentes para fabricar chips de memória DRAM de próxima geração, segundo fontes da indústria.
O aumento na procura por produtos voltados para inteligência artificial, impulsionado pela expansão de data centers, pressionou o mercado de memória e deixou a oferta de HBM, DRAM e outros chips mais limitada, já que todos usam as mesmas matérias-primas na produção.
Dentro desse cenário, a Samsung estaria estudando o uso da tecnologia de fabricação gate-all-around FET (GAAFET) em seus futuros chips DRAM.
Samsung quer adaptar tecnologia usada em NAND para DRAM
Enquanto os processos de fabricação de processadores usam medidas em nanômetros, os chips de memória seguem uma nomenclatura diferente.
Nesse caso, códigos com letras e números identificam os nós de fabricação, como "1c", usado para produtos feitos em processos de 10 nanômetros ou menores.
Os chips de memória também funcionam de forma diferente dos processadores porque precisam armazenar dados. Para isso, eles usam capacitores junto com transistores.
Conforme os processos de fabricação ficam menores, armazenar dados se torna mais complicado, já que o capacitor precisa manter um tamanho mínimo para funcionar corretamente. Em outras palavras, quanto menor o espaço, maior a dor de cabeça dos engenheiros.
Por causa disso, as fabricantes estão avançando no desenvolvimento da chamada DRAM 3D. Nesse modelo, os transistores são organizados horizontalmente em vez de empilhados verticalmente.
As técnicas mais modernas de fabricação aumentam a densidade dos componentes, mas isso também amplia o risco de contato entre transistores. Uma das ideias da Samsung para seus novos chips DRAM envolve o uso do processo GAAFET.
Em processadores, essa tecnologia envolve o encapsulamento do canal do transistor pelo gate, peça responsável pelo controle da corrente elétrica. Como o contato entre as partes aumenta, o desempenho também pode melhorar.
Segundo as fontes, como os chips DRAM também possuem capacitores, a Samsung precisa integrar um transistor GAAFET e um capacitor dentro de cada célula de memória.
Uma das técnicas analisadas pela empresa seria posicionar os circuitos responsáveis por tarefas como leitura e gravação abaixo da matriz de memória, algo parecido com o que já acontece em chips NAND.
SK hynix aposta em empilhamento vertical
A SK hynix, por outro lado, estaria testando uma abordagem chamada 4F². Nesse modelo, os transistores são empilhados verticalmente e o material do gate fica ao redor deles.
A técnica lembra o processo GAAFET. Os componentes responsáveis por receber os dados do capacitor também ficam posicionados abaixo da estrutura principal do transistor.
De acordo com as fontes, Samsung e SK hynix disputam quem conseguirá transformar sua tecnologia no padrão da próxima geração de chips DRAM. A empresa que sair na frente pode ganhar vantagem no mercado de memórias voltadas para inteligência artificial.
