Durante o IEEE International Symposium on Circuits and Systems (ISCAS) 2026, He Tingbo, da Huawei, apresentou a nova tecnologia "LogicFolding Design" na palestra "New Semiconductor Path in Practice".
Sem acesso aos equipamentos avançados de litografia EUV, a fabricante chinesa busca manter sua competitividade no mercado de processadores investindo em novas abordagens de empacotamento de chips.
Entre os ganhos citados estão um aumento de 53,5% na densidade de transistores e uma elevação de 12,7% na frequência de operação.
Huawei mira 5 GHz e densidade acima de 400 MTR/mm² até 2031
Para 2026, a Huawei projeta que seus processadores Kirin alcancem uma densidade de 238 MTR/mm². Com isso, a frequência dos chips poderá crescer 12,7%, levando os núcleos de desempenho a operar em até 3,10 GHz.
O número ainda fica abaixo de concorrentes do setor. Rumores apontam que a Qualcomm está testando o Snapdragon 8 Elite Gen 6 Pro com frequência de 5,00 GHz.
Ainda assim, o avanço representa uma evolução em relação ao atual Kirin 930 Pro, cujos núcleos de desempenho atingem até 2,75 GHz.
A Huawei também informa que o LogicFolding Design aumenta em 41% a eficiência dos núcleos de alto desempenho, reduzindo o consumo de energia dos próximos chips Kirin.
Somado ao uso de baterias de silício-carbono presentes nas linhas Pura e Mate, a expectativa é de maior autonomia para os smartphones da marca.
A empresa informou que continuará aprimorando a tecnologia anualmente. A meta para 2031 é atingir frequências estáveis de 5,00 GHz e densidade superior a 400 MTR/mm².
Segundo a Huawei, a adoção desse método também contribui para uma redução de até 30% nos custos de fabricação, além de facilitar a expansão da densidade de transistores.
With HUAWEI Kirin 2026 launching later this year, HUAWEI’s He Tingbo showcases the big leap ahead for semiconductors supported by LogicFolding. pic.twitter.com/6nKFw6BQg7
— Huawei (@Huawei) May 25, 2026
A redução de custos chama atenção porque a Huawei pretende utilizar esse sistema de empacotamento mantendo os equipamentos DUV mais antigos.
Para fabricar chips em 5nm com máquinas DUV, é necessário recorrer a técnicas de multipadronização, que elevam os custos e aumentam a incidência de defeitos nos wafers.
Dentro desse cenário, a empresa acredita que o novo método de empacotamento pode compensar parte dessas limitações. Os números divulgados ainda precisarão ser confirmados na prática nos próximos anos.
