Intel Diamond Rapids Xeon terá blocos de computação e I/O separados

TecFoco Hardwares Nova arquitetura Xeon divide processamento e controle de memória em tiles CBB e IMH, com suporte a PCIe 6.0 e até 192 núcleos. Romário Leite · 5 de janeiro de 2026

Arquitetura em dois blocos

01 Diamond Rapids usa dois tiles internos: CBB para o núcleo de processamento e IMH para I/O e memória, funcionando de forma independente.

Separação do controlador de memória

02 Ao contrário do Granite Rapids, o controlador de memória integrado (IMC) agora está no tile IMH, não mais junto ao bloco de computação.

Possibilidade de dois tiles IMH

03 O chip pode incluir até dois tiles IMH, seguindo lógica usada em versões anteriores como Clearwater Forest.

Tabelas de descoberta independentes

04 Cada tile CBB e IMH tem sua própria tabela de descoberta; o sistema acessa CBB via MSR e IMH via PCI para monitoramento.

Novos mecanismos de monitoramento

05 PMON e contadores de I/O mudam para uso de MMIO, substituindo o método anterior, trazendo mais flexibilidade ao gerenciamento.

Especificações e previsão de lançamento

06 Diamond Rapids pode ter até 192 núcleos, consumir até 650 W, usar soquete LGA 9324, suportar PCIe 6.0 e chegar ao mercado entre a metade e o segundo semestre de 2026.

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